關於PCB阻抗匹配

一.阻抗匹配的研究

在高速電路板的設計中，阻抗的匹配與否關係到訊號的質量優劣。 阻抗匹配的科技可以說是豐富多樣，但是在具體的系統中怎樣才能比較合理的應用，需要衡量多個方面的因素。 例如我們在系統中設計中，很多採用的都是源段的串連匹配。 對於什麼情况下需要匹配，採用什麼管道的匹配，為什麼採用這種管道。

例如：差分的匹配多數採用終端的匹配； 時鐘採用源段匹配；

1、串聯終端匹配

串聯終端匹配的理論出發點是在信號源端阻抗低於傳輸線特徵阻抗的條件下，在訊號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特徵阻抗相匹配，抑制從負載端反射回來的訊號發生再次反射.

串聯終端匹配後的訊號傳輸具有以下特點：

A由於串聯匹配電阻的作用，驅動訊號傳播時以其幅度的50%向負載端傳播；

B訊號在負載端的反射係數接近＋1，囙此反射訊號的幅度接近原始訊號幅度的50%。

C反射訊號與源端傳播的訊號疊加，使負載端接受到的訊號與原始訊號的幅度近似相同；

D負載端反射訊號向源端傳播，到達源端後被匹配電阻吸收；？

E反射訊號到達源端後，源端驅動電流降為0，直到下一次訊號傳輸。

相對並聯匹配來說，串聯匹配不要求訊號驅動器具有很大的電流驅動能力。

選擇串聯終端匹配電阻值的原則很簡單，就是要求匹配電阻值與驅動器的輸出阻抗之和與傳輸線的特徵阻抗相等。 理想的訊號驅動器的輸出阻抗為零，實際的驅動器總是有比較小的輸出阻抗，而且在訊號的電平發生變化時，輸出阻抗可能不同。 比如電源電壓為＋4.5V的CMOS驅動器，在低電平時典型的輸出阻抗為37Ω，在高電平時典型的輸出阻抗為45Ω[4]； TTL驅動器和CMOS驅動一樣，其輸出阻抗會隨訊號的電平大小變化而變化。 囙此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。

鏈狀拓撲結構的訊號網路不適合使用串聯終端匹配，所有的負載必須接到傳輸線的末端。 否則，接到傳輸線中間的負載接受到的波形就會象圖3.2.5中C點的電壓波形一樣。 可以看出，有一段時間負載端訊號幅度為原始訊號幅度的一半。 顯然這時候訊號處在不定邏輯狀態，訊號的雜訊容限很低。

串聯匹配是最常用的終端匹配方法。 它的優點是功耗小，不會給驅動器帶來額外的直流負載，也不會在訊號和地之間引入額外的阻抗； 而且只需要一個電阻元件。

2、並聯終端匹配

並聯終端匹配的理論出發點是在信號源端阻抗很小的情况下，通過新增並聯電阻使負載端輸入阻抗與傳輸線的特徵阻抗相匹配，達到消除負載端反射的目的。 實現形式分為單電阻和雙電阻兩種形式。

並聯終端匹配後的訊號傳輸具有以下特點：

A驅動訊號近似以滿幅度沿傳輸線傳播；

B所有的反射都被匹配電阻吸收；

C負載端接受到的訊號幅度與源端發送的訊號幅度近似相同。

在實際的電路系統中，晶片的輸入阻抗很高，囙此對單電阻形式來說，負載端的並聯電阻值必須與傳輸線的特徵阻抗相近或相等。 假定傳輸線的特徵阻抗為50Ω，則R值為50Ω。 如果訊號的高電平為5V，則訊號的靜態電流將達到100mA。 由於典型的TTL或CMOS電路的驅動能力很小，這種單電阻的並聯匹配管道很少出現在這些電路中。

雙電阻形式的並聯匹配，也被稱作大衛南終端匹配，要求的電流驅動能力比單電阻形式小。 這是因為兩電阻的並聯值與傳輸線的特徵阻抗相匹配，每個電阻都比傳輸線的特徵阻抗大。 考慮到晶片的驅動能力，兩個電阻值的選擇必須遵循三個原則：

⑴.兩電阻的並聯值與傳輸線的特徵阻抗相等；

⑵.與電源連接的電阻值不能太小，以免訊號為低電平時驅動電流過大；

⑶.與地連接的電阻值不能太小，以免訊號為高電平時驅動電流過大。

並聯終端匹配優點是簡單易行； 顯而易見的缺點是會帶來直流功耗：單電阻管道的直流功耗與訊號的占空比緊密相關？； 雙電阻管道則無論訊號是高電平還是低電平都有直流功耗。 因而不適用於電池供電系統等對功耗要求高的系統。 另外，單電阻管道由於驅動能力問題在一般的TTL、CMOS系統中沒有應用，而雙電阻管道需要兩個元件，這就對PCB的板面積提出了要求，囙此不適合用於高密度印刷電路板。

當然還有：AC終端匹配； 基於二極體的電壓鉗比特等匹配管道。

二.將訊號的傳輸看成軟管送水澆花

2.1數位系統之多層板訊號線（Signal Line）中，當出現方波訊號的傳輸時，可將之假想成為軟管（hose）送水澆花。 一端於手握處加壓使其射出水柱，另一端接在水龍頭。 當握管處所施壓的力道恰好，而讓水柱的射程正確灑落在目標區時，則施與受兩者皆歡而順利完成使命，豈非一種得心應手的小小成就？

2.2然而一旦用力過度水注射程太遠，不但騰空越過目標浪費水資源，甚至還可能因强力水壓無處宣洩，以致往來源反彈造成軟管自龍頭上的掙脫！ 不僅任務失敗橫生挫折，而且還大捅紕漏滿臉豆花呢！

2.3反之，當握處之擠壓不足以致射程太近者，則照樣得不到想要的結果。 過猶不及皆非所欲，唯有恰到好處才能正中下懷皆大歡喜。

2.4上述簡單的生活細節，正可用以說明方波（Square Wave）訊號（Signal）在多層板傳輸線（Transmission Line，系由訊號線、介質層、及接地層三者所共同組成）中所進行的快速傳送。 此時可將傳輸線（常見者有同軸電纜Coaxial Cable，與微帶線Microstrip Line或帶線Strip Line等）看成軟管，而握管處所施加的壓力，就好比板面上“接受端”（Receiver）元件所並聯到Gnd的電阻器一般，可用以調節其終點的特性阻抗（Characteristic Impedance），使匹配接受端元件內部的需求。

三. 傳輸線之終端控管科技（Termination）

3.1由上可知當“訊號”在傳輸線中飛馳旅行而到達終點，欲進入接受元件（如CPU或Meomery等大小不同的IC）中工作時，則該訊號線本身所具備的“特性阻抗”，必須要與終端元件內部的電子阻抗相互匹配才行，如此才不致任務失敗白忙一場。 用術語說就是正確執行指令，减少雜訊干擾，避免錯誤動作”。 一旦彼此未能匹配時，則必將會有少許能量回頭朝向“發送端”反彈，進而形成反射雜訊（Noise）的煩惱。

3.2當傳輸線本身的特性阻抗（Z0）被設計者訂定為28ohm時，則終端控管的接地的電阻器（Zt）也必須是28ohm，如此才能協助傳輸線對Z0的保持，使整體得以穩定在28 ohm的設計數值。 也唯有在此種Z0=Zt的匹配情形下，訊號的傳輸才會最具效率，其“訊號完整性”（Signal Integrity，為訊號品質之專用術語）也才最好。

四.特性阻抗（Characteristic Impedance）

4.1當某訊號方波，在傳輸線組合體的訊號線中，以高准比特（High Level）的正壓訊號向前推進時，則距其最近的參攷層（如接地層）中，理論上必有被該電場所感應出來的負壓訊號伴隨前行（等於正壓訊號反向的回歸路徑Return Path），如此將可完成整體性的回路（Loop）系統。 該“訊號”前行中若將其飛行時間暫短加以凍結，即可想像其所遭受到來自訊號線、介質層與參攷層等所共同呈現的瞬間阻抗值（Instantanious Impedance），此即所謂的“特性阻抗”。 是故該“特性阻抗”應與訊號線之線寬（w）、線厚（t）、介質厚度（h）與介質常數（Dk）都扯上了關係。

4.2阻抗匹配不良的後果由於高頻訊號的“特性阻抗”（Z0）原詞甚長，故一般均簡稱之為“阻抗”。 讀者千萬要小心，此與低頻AC交流電（60Hz）其電線（並非傳輸線）中，所出現的阻抗值（Z）並不完全相同。 數位系統當整條傳輸線的Z0都能管理妥善，而控制在某一範圍內（±10％或±5％）者，此品質良好的傳輸線，將可使得雜訊减少，而誤動作也可避免。 但當上述微帶線中Z0的四種變數（w、t、h、r）有任一項發生异常，例如訊號線出現缺口時，將使得原來的Z0突然上升（見上述公式中之Z0與W成反比的事實），而無法繼續維持應有的穩定均勻（Continuous）時，則其訊號的能量必然會發生部分前進，而部分卻反彈反射的缺失。 如此將無法避免雜訊及誤動作了。 例如澆花的軟管突然被踩住，造成軟管兩端都出現異常，正好可說明上述特性阻抗匹配不良的問題。

4.3阻抗匹配不良造成雜訊上述部分訊號能量的反彈，將造成原來良好品質的方波訊號，立即出現異常的變形（即發生高准比特向上的Overshoot，與低准比特向下的Undershoot，以及二者後續的Ringing）。 此等高頻雜訊嚴重時還會引發誤動作，而且當時脈速度愈快時雜訊愈多也愈容易出錯。